K4Z80325BC-HC14

Die Hochgeschwindigkeitsschnittstelle des GDDR6-SGRAM ist für Punkt-zu-Punkt-Verbindungen zu einem Host-Controller optimiert. On-Die-Terminierung (ODT) ist für alle Hochgeschwindigkeits-Schnittstellensignale vorgesehen, um die Notwendigkeit von Abschlusswiderständen im System zu eliminieren. GDDR6 verwendet eine 16n-Prefetch-Architektur und eine DDR-Schnittstelle, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Die Architektur des Geräts besteht aus zwei 16 Bit breiten, völlig unabhängigen Kanälen. GDDR6 arbeitet mit einem Differenztakt CK_t und CK_c. CK ist beiden Kanälen gemeinsam. Befehl und Adresse (CA) werden bei jeder steigenden Flanke von CK und jeder fallenden Flanke von CK registriert. Es gibt sowohl Einzelzyklus- als auch Mehrzyklusbefehle. Einzelheiten finden Sie in der Befehlswahrheitstabelle.

Merkmale

• 2 separate unabhängige Kanäle mit Punkt-zu-Punkt-Schnittstelle für Daten, Adresse und Befehl

• Differentialtakteingänge mit halber CA-Datenrate CK_t/CK_c für CMD/ADD (CA) pro 2 Kanäle

• Vier differentielle Takteingänge mit halber Datenrate WCK_t/WCK_c, die jeweils einem Datenbyte (DQ, DBI_n, EDC) im Kanal zugeordnet sind

• Double Data Rate (DDR)-Daten (in Bezug auf WCK)

• Double Data Rate (DDR)-Befehlsadresse (in Bezug auf CK)

• 16 interne Banken

• 4 Bankgruppen für tCCDL=3 tCK und 4 tCK

• 16n Prefetch-Architektur: 256 Bit pro Array Lese- oder Schreibzugriff pro Kanal

• Burst-Länge: nur 16

• Programmierbare READ-Latenz: 9 bis 31 tCK

• Programmierbare SCHREIB-Latenz: 5 bis 8 tCK

• WRITE Datenmaskenfunktion über CA-Bus (Single/Double Byte Mask)

• Datenbusinversion (DBI) & Befehlsadressbusinversion (CABI)

• Befehlsadressen-Training: Überwachung der Befehlsadresseneingabe durch DQ/DBI_n/EDC-Signale

• WCK2CK Takttraining mit Phaseninformation durch EDC-Signale

• Datenlese- und Schreibtraining über READ FIFO (Tiefe 6)

• Vorabladen des FIFO-Musters durch LDFF-Befehl LESEN

• Direktes Laden von Schreibdaten in READ FIFO durch WRTR-Befehl

• Fortlaufendes Lesen von READ FIFO durch RDTR-Befehl

• Integrität der Lese-/Schreibdatenübertragung durch zyklische Redundanzprüfung mit CRC mit halber oder voller Datenrate gesichert

• READ/WRITE EDC Ein/Aus-Modus

• Programmierbares EDC-Haltemuster für CDR

• Programmierbare CRC READ Latenz=1 bis 4 tCK und CRC WRITE Latenz=10 bis 16 tCK

• Energiesparmodi

• On-Chip-Temperatursensor mit Anzeige

• Automatische Vorladung für jeden Burst-Zugriff

• Auto-Refresh- und Self-Refresh-Modi

• 32 ms, automatische Aktualisierung (16.000 Zyklen)

• Temperatursensorgesteuerte Selbstauffrischungsrate und Partial Array Self Refresh

• Aktualisierung pro Bank/pro-2-Bank

• On-Die-Terminierung (ODT)

• Automatische Kalibrierung von ODT und Ausgangstreiberstärke mit externem Widerstand ZQ

• Programmierbare Terminierungs- und Treiberstärke-Offsets (40 Ohm bis 60 Ohm)

• Internes VREF für Dateneingänge und CA-Eingänge mit programmierbaren Pegeln

• Separate interne VREF für CA (Command / Address) Eingänge

• Anbieter ID1 und ID2 zur Identifizierung

• Konfiguration des x16/x8-Modus, die beim Einschalten mit EDC festgelegt wird

• Konfiguration des Pseudo-Kanal-Modus (PC-Modus), die beim Einschalten mit CA6 eingestellt wird

• 1,35 V plus /- 0.0405 V-Versorgung für Gerätebetrieb (VDD) (Spezifische Teile unterstützen 1,25 V plus 0,0375 V)

• 1,35 V plus /- 0.0405 V-Versorgung für E/A-Schnittstelle (VDDQ) (Spezifische Teile unterstützen 1,25 V plus 0,0375 V)

• 1,8 plus 0.108V / - 0.054V Versorgung für VPP

• 180-Kugel-BGA-Gehäuse mit 0,75 mm Abstand

• IEEE1149.1-konformer Boundary-Scan

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